El objetivo fundamental de esta tesis es investigar técnicas de mejora de las prestaciones de los simuladores paralelos síncronos. Para ello hemos estudiado como mejorar su distribución de carga y como aumentar el grado de paralelismo que presentan dos deficiencias que están presentes en la mayoría de las simulaciones paralelas síncronas. Estas mejoras se han aplicado a un caso concreto, la simulación de lenguajes de descripción hardware, y se han implementado sobre un simulador real, para comprobar que habíamos conseguido nuestro objetivo. Los lenguajes de descripción hardware como VHDL son muy empleados actualmente en el diseño de circuitos digitales. Para conocer cuál va a ser el comportamiento futuro del sistema que se está diseñando, así como para descubrir los fallos que pueda tener, se suelen emplear simulaciones. El problema de estas simulaciones es que son muy lentas y pesadas, lo que dificulta la depuración y encarece el diseño. Con esta tesis se pretende demostrar que la simulación síncrona paralela se puede mejorar sustancialmente, de forma que sea una herramienta útil para reducir los tiempos actuales de simulación tan elevados. La idea no es sólo analizar y diseñar cómo debe mejorarse dicha simulación, sino también implementar un simulador paralelo que incorpore estas mejoras. Como simulador paralelo de lenguaje de descripción hardware hemos elegido uno basado en VHDL, sobre el que hemos incorporado los cambios oportunos para mejorar sustancialmente sus prestaciones. Como lenguaje se ha elegido VHDL, que es un estándar IEEE, porque está muy extendido, debido a su potencia y flexibilidad, empleándose actualmente en muchos y variados ámbitos.