Mostrando recursos 1 - 20 de 20

  1. ConceptRank : extractive summarization basede on graph conceptual centrality as salience

    Ramos, Ana Maria Schwendler
    Since the access to information is increasing everyday and we can easily acquire knowledge from many resources such as news websites, blogs and social networks, the capacity of processing all this amount of information becomes increasingly difficult. So, a way to deal with this situation is automatically extract the most important sentences, aiming to reduce the amount of text into a shorter version. We can explore this process while preserving the core information content by using a process called Automatic Text Summarization. This work presents a proposal to minimize problems related to the automatic summarization of texts, since some extractive...

  2. Soluções open source para interoperabilidade entre sistemas de videoconferência e Webconferência

    Santos, Alexandre Kreismann dos
    Sistemas de videoconferência permitem a comunicação por áudio e vídeo em tempo real e, devido a crescente qualidade das redes de banda larga, vêm apresentando um aumento significativo de uso, em que aulas, palestras, treinamentos e outros tipos de reuniões cada vez mais usufruem dessa tecnologia. É possível dividir tais sistemas em quatro grandes grupos: sistemas de webconferência, que são executados em um navegador web; sistemas desktop que requerem a instalação em um computador; e, finalmente, os de hardware dedicado, que podem ser sistemas de videoconferência de sala ou sistemas de telepresença. Embora cada grupo tenha o seu foco de...

  3. Fast extract with cube hashing

    Schmitt, Bruno de Oliveira
    The fast-extract algorithm is a well-known algebraic method for factoring and decomposing Boolean expressions. Since it uses pairwise comparisons between cubes to find factors, the run-time is degraded for networks whose primary outputs are expressed in terms of primary inputs and have Boolean functions with thousands of cubes. This work describes a new implementation of the fast-extract algorithm, fxch, having complexity linear in the number of cubes. The reduction in complexity is achieved by hashing sub-cubes and using the hash table to find good factors to extract. Experimental results on industrial benchmarks show better run-time and scalability of the proposed...

  4. Monotonic buffer insertion

    Kagami, Nicolas Silveira
    This document presents a multi-objective approach to buffer insertion. Our concept is applied to simple-cells-based circuits, extracted from AIGs. Node count minimization in AIGs tends to increase the logic sharing, which may imply in some fanout violations. The subsequent fanout limiting step can be used to determine more than just a fanout abiding cell, if few physical aspects are taken into consideration. The proposed method simultaneously provides preferential treatment to global critical paths and builds a placement-aware buffer structure.

  5. Implementação de síntese FM na plataforma Arduino Due

    Folle, Lucas
    Este trabalho apresenta a implementação de um sintetizador FM na plataforma Arduino Due, tendo como inspiração o sintetizador Yamaha DX7. Com o uso dessa plataforma, componentes eletrônicos, placas de prototipação, um teclado MIDI e um DAC externo, foi possível criar um instrumento musical com grande capacidade de expressão artística. A geração de timbres, assim como no DX7, é feita através de 32 algoritmos predefinidos com 6 operadores dispostos em arranjos seriais e paralelos, com cada um possuindo seu próprio gerador de envelope. Os parâmetros de cada operador e envelope podem ser mudados em tempo real, com o usuário podendo notar...

  6. An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm

    Kieling, Vitor
    Com os novos limites de taxa de transmissão impostos pelas aplicações dos dias de hoje, arquiteturas de hardware dedicadas se fazem necessárias para obtermos uma correção de erros adequada a estes. Para tal, a evolução das soluções baseadas em códigos Low Density Parity Check para códigos nãobinários é necessária, e esta, implica em um aumento na complexidade de decodificação. O melhor algoritmo desenvolvido até hoje que provê um bom compromisso entre complexidade de hardware e performance é o Extended Min-Sum usando o esquema de Forward Backward. Infelizmente, este apresenta baixa taxa de transferência e alta latência. Neste trabalho um novo...

  7. Jezz : an effective legalization algorithm for minimum overall displacement

    Puget, Julia Casarin
    Legalization is one of the three stages in which logic gate placement is subdivided in the physical synthesis of an integrated circuit. This stage consists of selecting positions considered to be valid for the logic gates, that is, positions that are alligned to the rows that divide the circuit area and where there is no overlapping among the gates. In addition to organizing the logic gates in valid positions, a well made legalization needs to provide a smooth transition between global placement, the first stage of placement, and detailed placement, the last stage, in such a way that the solution...

  8. Controle coordenado de grupos heterogêneos de veículos não tripulados para monitoramento de área

    Haacke, Paulo A.
    Nos últimos anos veículos não tripulados remotamente pilotados têm sido utilizados na realização de missões em diversas áreas. Organizações militares e de inteligência tem utilizado veículos aéreos não tripulados para localizar, estimar e atacar alvos que se encontram a quilômetros de distância da estação de controle terrestre. Propostas de utilização de veículos não tripulados para monitorar e estimar parâmetros do ambiente em sistemas tem sido feitas com a promessa de melhoria do controle de pragas e aumento da produtividade. O sistema proposto neste trabalho é composto por veículos não tripulados expostos à ação de um ambiente dinâmico. Diferentes tipos de...

  9. Implementation of a model based test case generator for UML state machines

    Dalepiane, Mateus Felipin
    This work proposes the integration of a model-based test case generation framework for UML state machines into a commercial modeling tool. The framework was proposed by Heckeler et al. in 2013, and generates test cases for robustness testing of UML state machines modeled within Enterprise Architect. Heckeler’s work uses exported model files from Enterprise Architect (EA) to access the modeled state machine information. The test case generation is composed of three main tasks: abstract test case generation, executable test case generation and test cases execution control. The generation of the abstract test cases, called path lists, is responsible for extracting...

  10. Compact modelling and parameter extraction of nanoscale FinFETs

    Leonhardt, Alessandra
    This graduation work presents a study of FinFETs, compact models and their parameter extraction procedures, and also the results of parameter extractions of measured FinFET devices for different compact models, as well as other electrical parameters extracted from the transistors. The first part of this report will explain in detail the existing challenges to further scale the dimensions of the MOSFET device, such as short channel and parasitic effects, as well as large statistical device variations, that have become proeminent and assume a higher influence in the device behaviour. The FinFET architecture promises a better electrical behaviour in sub-22nm lengths,...

  11. Impacto da hierarquia de memória no desempenho e consumo energético de aplicações paralelas em sistemas embarcados e de propósitos gerais

    Mello, Cássio Chaves
    A necessidade por desempenho afeta tanto processadores de propósitos gerais quanto de sistemas embarcados, uma vez que as aplicações de ambos tendem a se tornar cada vez mais complexas. Por outro lado, o consumo energético de tais processadores também deve ser levado em conta, principalmente para os sistemas embarcados que, muitas vezes, dependem de bateria para operar. Os processadores multicore surgiram neste contexto e da necessidade da exploração do paralelismo em outras granularidades, trazendo consigo uma hierarquia de memória projetada para suprir as necessidades das aplicações paralelas. Cada aplicação pode ser atribuída a um grupo de aplicações conforme seu nível...

  12. RefreeMIPS : a CGRA-based MIPS architecture

    Jost, Tiago Trevisan
    CGRAs are devices that exploit reconfigurability in order to achieve high performance and efficient power consumption. They are considered as powerful as ASICs and much more flexible. A myriad of these devices were proposed, though, none of them suppresses the use register files. Register File Free, ReFree, is a CGRA that uses a different approach in which register files are replaced by units of storage internal to the Processing Elements, therefore, allowing much higher bandwidth at a lower cost. ReFree was primarily designed to work as a multimedia accelerator component, thus, control-flow instructions are not originally supported by this architecture....

  13. Construction of a low-voltage standard cell library for ultra-low power applications

    Reinicke, Luís Henrique
    In digital IC design area, low-power computation has been a necessity since applications that required both performance and lower energy operation (such as cellphones and laptops) became popular. Among several low-power techniques, reducing the supply voltage is arguably the most efficient way to reduce power consumption, as they share a quadratic relationship. However, working at lower voltages bring new difficulties and challenges that need to be overcame in order to have significant power consumption gains. This work presents guidelines to construct a standard cell library aimed to be used at a low voltage range, specifically the nearthreshold voltage regime, which...

  14. Verificador temporal de propriedades em tempo de execução implementado em VHDL

    Wilges, Peterson
    A verificação de projetos digitais é essencial para garantir o correto funcionamento e aumentar a confiabilidade de um sistema. Este trabalho visa fazer a verificação de sistemas reativos através de propriedades formais usando lógica temporal linear finita (FLTL) a fim de aumentar a confiabilidade de circuitos. Muitas técnicas têm sido desenvolvidas para a verificação em tempo de execução. A proposta deste trabalho é o desenvolvimento de um circuito verificador para checar a validade propriedades temporais de sistemas através da análise de sinais Booleanos. Neste sentido, um compilador será desenvolvido em linguagem C++ para criar instruções que possam ser interpretadas em...

  15. Desenvolvimento de uma arquitetura de hardware de um estimador de vetores de movimento de precisão sub-pixel seguindo o padrão HEVC

    Teixeira, Gabriel Diego
    Este artigo descreve o Trabalho de Graduação 2 de Gabriel Diego Teixeira o qual propõe uma arquitetura de hardware de um estimador de vetores de movimento de precisão sub-pixel seguindo o padrão HEVC. Este trabalho tem como motivo a necessidade de se melhorar o desempenho dos codificadores de vídeo, em especial do novo padrão HEVC, que requerem uma grande capacidade computacional para realizar a compressão de uma seqüência de vídeo em alta definição com uma boa qualidade visual e alta taxa de compressão. O padrão HEVC possui diversos módulos e o módulo de estimativa de movimento é o consome mais...

  16. Detecting transient faults in the configurable reconfigurable core architecture without false error signals

    Ferreira, Luigi Vaz
    Fault tolerance is an important issue to worry about in the computing world. The detection of errors provided by transient faults, among others source of errors, in a determined region of a computer architecture is necessary to increase the reliability of the architecture. Circuit level time-redundancy (NICOLAIDIS, 1999) is a good technique to detect transient errors (those caused by transient faults) with low impact in area in a first moment. This work presents two implementations of the technique and the conditions we must respect in order to maximize the error detection without generating false errors signals. In addition, these implementations...

  17. Hardware implementations of trellis based decoders for linear block codes

    Leonardi, Eduardo de Melo
    Forward error correction based on convolutional codes or block codes is an essential part in today’s communication systems. If convolutional codes are used, mostly the graphical trellis representation of a code is used in decoding. Efficient trellis based decoding algorithms can then be used, such as the Viterbi algorithm (VA)[3] or the maximum a posteriori algorithm (MAP)[4]. However, it is shown in [1] that a linear binary block code can also be represented by a Trellis diagram. Then, the efficient VA and MAP can also be applied to block codes. This work presents two new architectures for the VA and...

  18. Arquitetura de hardware para transformada rápida de Fourier aplicada ao tratamento de sinais do sistema nervoso

    Mello, Jorge Wichrowski Krieger de
    O trabalho faz um estudo dos sinais nervosos provenientes da medula espinhal. Determinar as características desses sinais é importante para entender seu mecanismo de ação e a forma de processá-los. O processamento destes sinais foi considerado para se obter o seu espectro no domínio frequência, haja vista as vantagens do uso deste em relação ao domínio do tempo. A transformada para os espectros de frequência deve ser realizada com uso de algoritmos rápidos que processem as amostras do sinal. A descrição de um algoritmo de Fast Fourier Transform em VHDL (Very High Speed Integrated Circuit Hardware Description Language) foi a...

  19. Um sistema online para gravação de sintetizadores analógicos

    Zawacki, Lucas Fialho
    Este trabalho propõe um sistema composto de hardware e software que permite o acesso remoto a sintetizadores analógicos usando a rede mundial de computadores. Neste sistema, um arquivo MIDI com a composição do usuário é enviado a um servidor web, é tocado em um sintetizador analógico e uma gravação de alta qualidade ´e disponibilizada. A arquitetura proposta implementa acesso as máquinas por meio de processamento em lotes com o intuito de maximizar a utilização do hardware e em decorrência permitir um menor custo de acesso aos usuários finais. O principal objetivo é tornar máquinas raras e caras disponíveis para gravações...

  20. SwitchCraft : um ambiente computacional para síntese e análise de redes lógicas

    Callegaro, Vinicius
    O ambiente SwitchCraft provê um conjunto de ferramentas para geração de redes de chaves lógicas. Estimativas para atraso de propagação de sinais, área e dissipação de energia (dinâmica ou corrente de fuga) também estão disponíveis. A plataforma é amigável e permite a construção de scripts, agrupando seqüências de comandos. Redes de transistores correspondendo a funções lógicas alvo podem ser geradas de equações e de BDDs. Redes logicamente e topologicamente complementares podem ser derivadas através de métodos baseados em grafos duais. Diferentes estilos lógicos CMOS podem ser obtidos, por exemplo, single ou dualrail, topologias estáticas ou dinâmicas, com planos disjuntos (pull-up...

Aviso de cookies: Usamos cookies propias y de terceros para mejorar nuestros servicios, para análisis estadístico y para mostrarle publicidad. Si continua navegando consideramos que acepta su uso en los términos establecidos en la Política de cookies.